개방형 명령어 집합 아키텍처(ISA)인 RISC-V(리스크-파이브)가 초소형 마이크로컨트롤러부터 서버에 이르는 광범위한 컴퓨팅 환경을 하나의 ISA로 포괄하려다 설계상의 한계에 부딪혔다는 비판이 제기되었습니다. 각 영역의 요구사항이 충돌하면서 ISA 설계 자체와 과도한 선택적 기능들이 성능 및 호환성 문제를 야기하고 있다는 분석입니다. 이는 RISC-V가 당초 목표했던 '만능 칩'으로서의 잠재력에 의문을 던지고 있습니다.
구체적으로, 저가형 코어에서는 인터럽트(interrupt) 처리 지연과 코드 밀도 측면에서 ARM Cortex-M0보다 불리하며, 고성능 코어에서는 가변 길이 명령어와 제한적인 주소 지정 방식이 병렬 디코딩과 배열 접근을 방해하는 것으로 나타났습니다. 예를 들어, 저가형 코어에서 C 인터럽트 처리기를 호출하기 위한 최소 사이클은 RISC-V가 44사이클인 반면, Cortex-M0는 27사이클에 불과합니다. 또한, 곱셈, 나눗셈, 특권 모드 등 핵심 기능조차 선택 사항으로 규정되어 있어, 소프트웨어가 실행 환경의 기능을 일관되게 탐지하기 어렵습니다. 심지어 기능 탐지 수단인 misa 레지스터마저 선택적이거나 접근에 제약이 있어, 하이퍼바이저(hypervisor)가 가상 머신(VM)에 기능을 숨기거나 현재 특권 모드를 파악하는 데 어려움을 겪습니다.
이러한 문제점들은 RISC-V 생태계의 분절을 심화시키고 있습니다. RVA23 프로필이 뒤늦게 필수 확장 집합을 정의했지만, 이미 출시된 주요 단일 보드 컴퓨터(SBC) 다수가 이를 충족하지 못하고 있습니다. 이는 공급업체별로 비표준 확장을 통해 기본 ISA의 성능 부족을 보완하려는 시도로 이어져, 같은 RISC-V 기반이라도 서로 다른 기능 세트를 가지게 됩니다. 결과적으로, RISC-V는 데스크톱 시장보다는 가격이 중요한 제어용 코어나 머신러닝(ML) 가속기 보조 코어와 같은 특정 니치(niche) 시장에서 경쟁력을 가질 것으로 전망됩니다. 이는 RISC-V가 모든 용도에 최적화된 하나의 ISA를 제공하려던 초기 비전과는 다소 거리가 있는 결과로 해석될 수 있습니다.