미국 UC 리버사이드(UC Riverside)와 퓨처웨이(Futurewei) 연구진이 대규모 언어모델(LLM)을 활용하여 반도체 설계의 핵심 단계인 레지스터 전송 레벨(RTL) 코드 생성을 자동화하는 연구 결과를 발표했습니다. 이는 복잡하고 오류 발생 가능성이 높은 수동 RTL 코딩 작업을 AI가 보조하거나 대체할 수 있음을 시사하며, 반도체 설계 자동화(EDA) 분야에 새로운 가능성을 제시하고 있습니다.
이 연구는 LLM이 단순한 소프트웨어 코드 생성뿐만 아니라, 하드웨어 설계의 언어인 Verilog나 VHDL 같은 RTL 언어까지 이해하고 생성할 수 있음을 보여줍니다. 연구팀은 LLM이 설계자의 자연어 명령을 받아 RTL 코드로 변환하고, 기존 설계 라이브러리나 명세(specification)를 참조하여 정확성을 높이는 방식을 탐구했습니다. 이는 반도체 설계자들이 기능 명세에 더 집중하고, 반복적이고 오류가 잦은 코딩 작업에서 벗어날 수 있도록 돕는 것을 목표로 합니다.
이번 연구는 반도체 개발 주기를 단축하고, 설계 비용을 절감하며, 인력 부족 문제를 완화하는 데 크게 기여할 수 있습니다. 특히, 최신 반도체는 수십억 개의 트랜지스터를 포함하는 복잡한 시스템온칩(SoC) 형태로 발전하고 있어, 설계 자동화의 중요성이 더욱 커지고 있습니다. LLM 기반 RTL 코드 생성 기술이 상용화된다면, 반도체 산업 전반의 생산성과 혁신 속도를 가속화할 중요한 전환점이 될 것입니다.